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DSP内嵌PLL中的CMOS压控环形振荡

发布时间:2019-03-16 04:24:07

DSP内嵌PLL中的CMOS压控环形振荡器设计

设计时三输入与非门的翻转点Vs是一个需考虑的问题。为了避免随着控制电流的增大,控制管在电容放电过程中进入线性区,导致压控振荡器的线性覆盖频率范围减少,Vs的值应尽可能的大。但是如果翻转点Vs过高,会使电容放电时间变短,当Vs接近Vdd时,三输入与非门和反向器的延迟时间不再可以忽略,此时振荡器的频率调节范围将大大减少。综合以上两方面,另外考虑到噪声容限、速度、面积等因素,这里设计的三输入与非门的翻转点Vs为2.6V。

3 仿真结果与分析

根据以上分析,采用SMIC的0.35斗μmCMOS工艺模型进行仿真,图4为控制电压为2V时VCO的X1端的输出波形图。另外,由于采用的是四级环形振荡器结构,可以方便的产生正交时钟信号,其中X1端的输出波形与X3端正交,X2端的输出波形与X4端正交。图5为当VCO的控制电压在0.9V~3.5V变化时输出频率的变化图,从图中可以看到VCO的频率调节范围达到2MHz~90MHz.在中心频率46MHz附近有很好的调节线性度。当控制电压高于3V以后,频率变化呈一定的非线性,这是因为随着控制电压的增大,在电容放电过程中,控制管会进入线性区,导致控制电压对电流源变化的影响减小。但由于本文设计的VCO应用于DSP芯片的典型运行频率为40MHz,因此VCO在中心频率附近的高线性度可完全满足DSP时钟系统的要求。


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